Interleaved 모듈라 곱셈 기반의 고속 RSA 암호 칩의 설계

Vol. 10, No. 1, pp. 89-98, 2월. 2000
10.13089/JKIISC.2000.10.1.89, Full Text:
Keywords: RSA, Public-key, interleaved, Barrett, modular exponentiation, hardware, VHDL
Abstract

공개키 암호 시스템 중에서 가장 널리 사용되는 RSA 암호 시스템은 키의 분배와 권리가 용이하고, 디지털 서명이 가능한 장점이 있으나, 암호화와 복호화 과정에서 512 비트 이상의 큰 수에 대한 멱승과 모듈라 감소 연산이 요구되기 때문에 처리 속도의 지연이 큰 문제가 되므로 모듈라 멱승 연산의 고속 처리가 필수적이다. 따라서 본 논문에서는 몫을 추정하여 중간 곱의 크기를 제한하는 interleaved 모듈라 곱셈 기법을 이용하여 모듈라 멱승 연산을 수행하는 고속 RSA 암호 칩을 VHDL을 이용하여 모델링하고 Faraday FG7000A 라이브러리를 이용하여 합성하고 타이밍 검증하여 단일 칩 IC로 구현하였다. 구현된 암호 칩은 75,000 게이트 수준으로 합성되었으며, 동작 주파수는 50MHz이고 1회의 RSA 연산을 수행하는데 소요되는 전체 클럭 사이클은 0.25M이며 512비트 당 처리 속도는 102.4Kbit/s였다.

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Cite this article
[IEEE Style]
조현숙, "The design on a high speed RSA crypto chip based on interleaved modular multiplication," Journal of The Korea Institute of Information Security and Cryptology, vol. 10, no. 1, pp. 89-98, 2000. DOI: 10.13089/JKIISC.2000.10.1.89.

[ACM Style]
조현숙. 2000. The design on a high speed RSA crypto chip based on interleaved modular multiplication. Journal of The Korea Institute of Information Security and Cryptology, 10, 1, (2000), 89-98. DOI: 10.13089/JKIISC.2000.10.1.89.